Мои Конспекты
Главная | Обратная связь


Автомобили
Астрономия
Биология
География
Дом и сад
Другие языки
Другое
Информатика
История
Культура
Литература
Логика
Математика
Медицина
Металлургия
Механика
Образование
Охрана труда
Педагогика
Политика
Право
Психология
Религия
Риторика
Социология
Спорт
Строительство
Технология
Туризм
Физика
Философия
Финансы
Химия
Черчение
Экология
Экономика
Электроника

Фактори, що впливають на коефіцієнт корисної дії (КПД) випрямляча. 2 страница



ОМ ОЗУ датчиків забезпечує зберігання інформації, що надходить із входів RET7…RET0, і видачу її в мікропроцесор через внутрішню шину даних і буферы каналу даних по командах читання. Схема керування й синхронізації програмно задає швидкість уведення-виводу й синхронізує роботу всіх вузлів контролера. Необхідна швидкість уведення-виводу створюється від розподілу частоти вхідної синхронізації на число, що програмно задається, лежить у діапазоні 2…31. При роботі схеми використовуються сигнали скидання SR, тактовий С и BD індикатор, що блокує (дисплей у момент зміни кодів символів.Лічильник сканування - 4-розрядний двійковий лічильник сканує рядка клавіатурної матриці й регенерує зображення на дисплеї (індикаторі). Програмно лічильник можна встановити в кодований або декодований (дешифрований режим роботи. Буферне ОЗУ відображення - ОЗУ з довільним доступом, зберігає коди символів, відображуваних на дисплеї. Кожний байт може розглядатися як два незалежні напівбайти. Це дозволяє обслужити дисплей з більшими функціональними можливостями - на 16 знакомест при восьмиразрядном коді символу й на 32 знакоместа при 4-розрядному коді символу. ОЗУ доступно для запису й читання інформації. Буфер каналу даних - двунаправленный трехстабильный, здійснює стикування внутрішньої шини даних контролера із системною шиною даних за допомогою ліній D7… D0. Схема керування читанням-записом управляє блоками контролера при прийманні інформації із системної шини даних і видачі інформації на цю шину.

11Контролер відео термінала КР580ВГ75. Призначення, структура.

Мікросхема призначена для фіксації керуючих слів і параметрів, що надходять із мікропроцесора, і інформації, призначеної для виводу на екран відеотермінала, що й завантажується із системної пам'яті в режимі ПДП. Мікросхема видає накопичені коди безпосередньо на відеотермінал для візуалізації або на генератор символів, у якому зберігаються коди символів, призначені для видачі на екран. КР580ВГ75 формує сигнали керування променем електронно-променевої трубки відеотермінала, генерує символ курсору й фіксує сигнали світлового пера.

Структура. У контролері КР580ВГ75 можна виділити два основні структурні блоки: керування, а також відеосигналу й сканування відеотермінала.Блок керування. До складу блоку керування входять, буфер даних; схема керування введенням-виводом; регістри керуючого слова, параметрів, стану; схема керування й синхронізації.Буфер даних. За допомогою буфера шини даних, що підключається до шини даних системи, відбувається обмін інформацією між пам'яттю системи, мікропроцесором і мікросхемою КР580ВГ75: запис керуючих слів, параметрів і даних у контролер відеотермінала; читання параметрів, слова стану, координат світлового пера з регістрів контролера.Схема керування введенням-виводом. За допомогою керуючих сигналів, що подавайтеся на входи , , , , цієї схеми, проводиться керування обміном інформацією із системною шиною даних і вибір відповідних регістрів мікросхеми КР580ВГ75.Регістр керуючого слова. У цей регістр по команді OUT мікропроцесор завантажує керуючі слова, які потім дешифрируются в схемі керування й синхронізації й мікросхема ВГ75 настроюється на виконання режиму зазначеного в керуючому слові. Регістри параметрів. Регістри в які мікропроцесор записує небходимые параметри, які можуть знадобиться контролеру позле завантаження деяких керуючих слів. Параметри послідовно завантажуються за допомогою команди OUT у відповідні регістри, де вони дешифрируются схемою керування й синхронізації. Схема керування й синхронізації дешифрирует керуючі слова, параметри й виробляє керуючі сигнали, які надходять в усі функціональні вузли контролера відеотермінала, формує сигнали запиту на переривання й запит на ПДП. До складу цієї схеми входять лічильник циклів ПДП і лічильник інтервалів між послідовними обмінами в режимі ПДП.Блок відеосигналу й сканування відеотермінала. Схема керування введенням символів дешифрирует коди символів, що надходять із системного ЗУ, і поміщає їх у відповідний буфер рядків символів, які потім відображаються на екран відеотермінала. Схема керування виводом символів. Схема дешифрирует символи, виведені з буфера рядків. Якщо зустрічається код атрибутів поля, то в режимі без виводу кодів атрибутів поля він не виводиться, а для виводу извлекается символ з буфера-черги. Буфер рядків символів. В один з буферів рядків символів відбувається завантаження символів із системного ЗУ, а з іншого в це ж час коди символів видаються на генератор символів або безпосередньо на екран відеотермінала. Ємність кожного буфера рядків символів - 80 восьмиразрядных кодів.Буфер-Черга - буфер з організацією доступу за принципом черги ємністю 16 семиразрядных слів - використовується для зберігання кодів символів у режимі обробки кодів атрибутів поля без виводу на екран. Лічильник символів - семиразрядный програмувальний лічильник - використовується для керування розгорненням променя - завдання числа символів у рядку й тривалості зворотного ходу променя в лінії. Лічильник ліній - четырехразрядный програмувальний лічильник - використовується для керування розгорненням - завдання числа горизонтальних ліній у рядку символів. Лічильник рядків - шестиразрядный програмувальний лічильник - використовується для керування розгорненням - завдання числа рядків у кадрові. Схема керування відеосигналом і сканування дисплея формує сигнали керування відеосигналом: дозвіл, блокування, реверс, зворотний хід рядкового розгорнення, зворотний хід кадрового розгорнення. Регістри світлового пера. Два регістри використовуються для зберігання станів лічильників символів і рядків, які заносяться в регістри по стробу, що надходить на вхід LPEN. Уміст регістрів може бути прочитане після завантаження керуючого слова «читання регістрів світлового пера».

12.К580ВГ75. Функціонування.

Мікросхема КР580ВГ75 через контролер ПДП одержує доступ до пам'яті системи. Відображувані символи виводяться з пам'яті й послідовно, ряд за поруч, відображаються. У КР580ВГ75 є два буферні ЗУ на один знакоряд. Коли одне буферне ЗУ використовується для відображення, друге заповнюється знаками наступного знакоряда. Число знаків у ряді й число знакорядов на екрані задаються програмно, що забезпечує сполучення з більшою кількістю типів електронно-променевих індикаторів.

Для заповнення буферного ЗУ, не використовуваного в цей момент для відображення, запитується цикл ПДП.

Мікросхему КР580ВГ75 можна запрограмувати для одержання від 1 до 80 знаків у знакоряду й від 1 до 64 знакорядов у кадрові. Мікросхему можна запрограмувати також на бланкирование (гасіння) рядів, що чергуються. У цьому режимі перший знакоряд відображається, другий бланкируется, третій відображається і т.д. Для бланкированиых рядів ПДП не запитується.

Мікросхема розроблена за принципом порядкового відображення знакоряда, при якому на кожному прямому ході горизонтального розгорнення виводяться коди всіх знаків знакоряда, а номер рядка растра при їхньому виводі підтримується постійним. Номер рядка растра збільшується на 1 під час зворотного ходу горизонтального розгорнення, і коди всіх знаків знакоряда знову виводяться на знакогенератор при наступному прямому ході рядкового розгорнення. Це триває, поки не буде відображений увесь знакоряд Число рядків растра (ліній горизонтального розгорнення) у знакоряду можна програмувати від 1 до 16.

Вихід лічильника рядків можна запрограмувати для роботи в одному із двох режимів. У режимі 0 код на виході лічильника рядків відповідає номеру рядка растра в знакоряду. У режимі 1 лічильник рядків зрушать на 1 щодо номера рядка растра в знакоряду, т е якщо відображається перший рядок растра (рядок 0), те в режимі 1 на виході лічильника рядків буде номер останнього рядка знакоряда.

Режим 0 використовується для знакогенераторов, які бланкируют нульова адреса й запускаються з адреси 1. Режим 1 використовується для знакогенераторов, що запускаються з нульової адреси.

Синхронізація кадра здійснюється внутрішнім лічильником знакорядов, керованим лічильником рядків. Крім того, лічильник знакорядов управляє роботою буферних ЗУ на один знакоряд. Коли лічильник знакорядов підраховує всі знакоряды в кадрові (програмуються від 1 до 64), ои починає підрахунок тривалості зворотного ходу кадрового розгорнення (програмується від 1 до 4 знакорядов).

Перший запит ПДП для знакоряда виникає на першому синхросигнале знака попереднього зиакоряда. Якщо ж використовується пакетний режим, то перший запит ПДП виникає тільки після деякого числа синхроімпульсів знака, рівного запрограмованої величині пакета.

Запит ПДП для першого знакоряда кадра виникає за один знакоряд до закінчення зворотного ходу кадрового розгорнення. Запити ПДП тривають відповідно до запрограмованих параметрів посилок до заповнення буферного ЗУ на один знакоряд. Якщо заповнення буферного ЗУ необхідним для знакоряда числом знаків закінчилося в середині пакета запитів, то мікросхема автоматично обмежує пакет і скидає лічильник пакета. Запити ПДП не можуть відновлятися раніше початку наступного ряду. З моменту початку наступного зиакоряда запити ПДП відновляються відповідно до запрограмованих параметрів до заповнення другого буферного ЗУ.

Якщо за якимись причинами буферне ЗУ в процесі ПДП було недовантажено, то в регістрі стану буде встановлений відповідний прапор.

13.КР580ВИ53.Призначення, структура.

КР580ВИ53 — трехканальное програмувальний пристрій (таймер), призначене для організації роботи мікропроцесорних систем у режимі реального часу. Мікросхема формує сигнали з різними тимчасовими параметрами. Програмувальний таймер (ПТ) реалізовано у вигляді трьох незалежні 16-розрядних каналів із загальною схемою керування. Кожний канал може працювати в шести режимах. Програмування режимів роботи каналів здійснюється індивідуально й у довільному порядку шляхом уведення керуючих слів у регістри режимів каналів, а в лічильники - запрограмованого числа байтів. Керуюче слово визначає режим роботи каналу й рахунку (двійковий або двоїчно-десятковий), формат чисел (одне або двухбайтовый). Обмін інформацією з мікропроцесором здійснюється по 8-розрядному двунаправленному каналу даних. Максимальне значення рахунку, у двійковому коді 216; у двоїчно-десятковому коді 104.

Структура.

буфер даних (BD), призначений для обміну даними й керуючими словами м/д МП і ПТ;

схема керування читанням-записом (RWCU), що забезпечує виконання операцій уведення/виводу інформації в ПТ;

регістр керуючого слова (RGR), призначений для запису керуючих слів, що задають режими роботи лічильників;

лічильник каналів (СТ0 - СТ2)

14.КР580ВИ53. Режими функціонування.

Для приведення кожного каналу ПТ у вихідний стан, відповідне до обраного режиму, і для завантаження його інформацією про величину рахунку центральний процесор (ЦП) повинен видати в ПТ деякий набір керуючих слів і операндов. Режим роботи каналів ПТ програмується за допомогою простих операцій уведення/виводу. Кожний із трьох каналів ПТ програмується індивідуально шляхом запису в регістр режиму керуючого слова, а в лічильник - запрограмованого числа байтів. Мікросхема не має апаратного виводу «Початкова установка», у ній передбачене внутрішнє програмне скидання окремо по каналах. Сигнал внутрішнього скидання формується при записі керуючого слова в регістр режиму обраного каналу. Після запису керуючого слова в регістр режиму обраного каналу він переводиться в один із шести основних режимів роботи: режим 0 (переривання термінального рахунку); У цьому режимі по закінченню відліку числа, завантаженого в лічильник, на виході OUT каналу ПТ установлюється напруга високого рівня й зберігається до завантаження лічильника новим значенням. Після запису керуючого слова в регістр режиму обраного каналу на виході OUT установлюється напруга низького рівня (у режимах 1-5 - напруга високого рівня). Завантаження лічильника не змінює стан виходу. При подачі на вхід РЄ напруги високого рівня включається лічильник і число, завантажене в нього, декрементируется. По закінченню відліку числа на виході каналу формується напруга високого рівня. Завантаження лічильника новим числом змінює стан виходу - установлюється стан низького рівня. Перезавантаження лічильника під час рахунку приводить до завантаження молодшого байта яка зупиняє поточний рахунок; завантаження старшого байта запускає новий цикл рахунку. У режимі 0 правильність завантаження лічильника можна проконтролювати, виконавши звичайну операцію читання. Мінімально припустиме число завантаження в режимі 0 n=2. режим 1 ( мультивібратор, що чекає); У цьому режимі на виході каналу формується негативний імпульс тривалістю twl(out)=ntc(Tс -період тактових імпульсів, — — число, завантажене в лічильник). Якщо під час рахунку в лічильник буде завантажено нове число, то воно не вплине на тривалість поточного імпульсу до наступного його запуску.Що чека мультивібратор у цьому випадку бу, що перезапускаемым, т. е каждый положительный фронт сигнала СЕ запускает счетчик или перезапускает его для выполнения счета сначала, если счет не завершен Мінімально припустиме число завантаження в режимі 1 п=1. режим 2 (генератор імпульсний); У даному режимі канал ПТ працює як дільник вхідних сигналів З на n. При цьому тривалість позитивної частини періоду становить ( п-п—1)Тс, а негативної Тс (п — число, записане в лічильник) Перезавантаження лічильника під час рахунку не впливає на поточний період, однак наступний період буде відповідати вже новому значенню рахунку. Мінімально припустиме число завантаження в режимі 2 n = 2. режим 3 (генератор меандрa); Цей режим у всьому аналогічний режиму 2, за винятком того, що тривалість позитивного й негативного півперіодів вихідного сигналу для парних чисел рівна Тсп/2, для непарних чисел п позитивний півперіод рівний Tc(n+1)/2, негативний Тс( п-п—1)/2. У режимі 3 канали не виконують свої функції при записі в лічильники числа n = 3. режим 4 (одиночний програмно формований стробирующий сигнал); У цьому режимі на вихід обраного каналу формується негативний імпульс тривалістю Tc після відліку числа, завантаженого в лічильник. Для формування наступного імпульсу потрібна нове завантаження лічильника. Перезавантаження лічильника під час рахунку при водить до наступного завантаження молодшого байта не впливає на поточний рахунок, завантаження старшого байта запускає новий цикл рахунку. Мінімально припустиме число завантаження в режимі 4 n=1. режим 5 (одиночний апаратно стробирующий сигнал); У цьому режимі на виході ви лайливого каналу формується негативний імпульс тривалістю twl(out) = Tc після відліку числа завантаженого в лічильник. Лічильник у ц режим бу, що перезапускаемым и каждый положительный фронт сигнала запускает счетчик или перезапускает его, если счет не завершен до конца Перезагрузка счетчика новым числом во время счета не влияет на длительность текущего цикла, но следующий цикл считая от нового момента запуска, уже будет Мінімально припустиме число завантаження в режимі 5 п-1. Читання інформації із ПТ можливо виді показань лічильників і здійснюється двома способами шляхом виконання звичайної операції читання або введення спеціальної команди й наступного читання (читання «нальоту»). При першому способі читання для забезпечення стабільних показань. Другий спосіб читання полягає в тому що програміст може зчитувати місти моє лічильника, не перериваючи процесу рахунку за допомогою операції запису певного керуючого слова.

15.КР1821ВМ85А. Особливості структури.

Мікропроцесор 8085А 8-розрядний центральний процесорний пристрій (ЦПУ) паралельної обробки даних, повністю програмно сполучимо з мікропроцесором КР580ВМ80А, харчується від єдиного джерела +5 В. На відміну від мікропроцесорів попередніх серій МП 8085А виконаний по Кмоп-Технології.

Мікросхема має десять програмно доступних регістрів, два з яких є 16-розрядними, а інші 8-розрядними; причому шість із них можуть поєднуватися в три 16-розрядні регістрові пари.

Мікросхема має 16-розрядну шину адреси, що дозволяє адресуватися до 64 кілобайтів пам'яті, до такого ж обсягу зовнішнього стека й 256 зовнішнім пристроям. Молодший байт адреси й дані передаються по одній 8-розрядної двунаправленной шині «адреси/дані».

Система команд М1821ВМ85А, Б1821ВМ85А-4 сумісна із системою команд мікросхеми 580ВМ80, однак має 2 додаткові спеціальні команди (Мікросхема виконує 123 команди й має 5 рівнів переривань) .

Особливості.

Структура МП 8085А організована аналогічно структурі МП КР580ВМ80А. Однак у відмінності від КР580ВМ80А, МП 8085А має вбудований системний генератор, що виконує функції, аналогічні ИС КР580ГФ24. Він забезпечує синхронізацію мікропроцесора й тимчасову прив'язку сигналів із входів початкової установки ( ) і готовності (RDY). Частота генератора визначається зовнішнім кварцовим резонатором, Rc-Ланцюжком, Lc-Контуром або зовнішнім джерелом, що підключаються до входів X1, Х2. На виходи CLК0 і RES0 видаються сигнали синхронізації й початкової установки пристроїв уведення/виводу, розташовуваних на системній шині. Внутрішній системний контролер формує загальні для ЗУ й ВУ сигнали читання/запису на трехстабильные виходи , ; вихід IO/ використовується для поділу доступу до ВУ або пам'яті системи. Адресна шина напівсполучена - на виводи А15...А8 виставляється адреса ЗУ або адреса ВУ, а на виводи AD7...AD0 - у режиму поділу часу спочатку адреса ЗУ/ВУ А7...А0, а потім дані. Адреса на шині AD7...AD0 супроводжується адресним стробом на виході ALE, по якому він фіксується в зовнішньому регістрі. Стан процесора видається на виходи ST1, ST0, де ST0 визначає цикл запису, a ST1 - цикл читання.

Процесор має засоби обслуговування переривань із п'яти входів. Вхід INT аналогічний входу INT МП КР580 і призначений для обслуговування маскируемых векторних переривань по командах RSTV або CALL ADR V (з використанням контролера КР580ВН59). На виході при цьому автоматично формується один для RST або три для CALL сигналу підтвердження переривань. По командах RST V здійснюється звертання до пам'яті по адресах залежно від коду V. По входах TRAP, RST 5.5, RST 6.5, RST 7.5 обіг здійснюється по фіксованих адресах ЗУ. Входи RST 5.5, RST 6.5, RST 7.5 є программно-маскируемыми, вхід TRAP немаскируемый і використовується для обслуговування аварійних ситуацій, таких як збій живлення й ін. Входи INT, RST 5.5, RST6.5 - потенційні (1 - запит переривання), RST 7.5 - імпульсний (перехід з 0 в 1 - запит переривання), TRAP - імпульсний і потенційний. TRAP - вищий пріоритет. Для керування перериваннями процесор має дві додаткові команди читання RIM і установки SIM маски переривань. Ці ж команди використовуються для керування передачею інформації через послідовні порти введення SID і виводу SOD, що входять до складу мікропроцесора. Формати слів стану й керування перериваннями й послідовним уведенням/виводом. Маска загального дозволу переривань IF по входах INT, RST автоматично скидається після приймання запитів переривання й установлюється/скидається по командах EI, DI відповідно. Індивідуальні маски по входах RST 7.5, RST 6.5, RST 5.5 установлюються командою SIM при MSE = 1. Розряди 7...4 команди RIM використовуються для читання стану входів послідовного введення SID і переривань RST 7.5, RST 6.5, RST 5.5. Розряд 4 команди SIM - для скидання запиту переривання по входу RST 7.5 ( після того він знову здатний ухвалювати запити переривання). Розряди 6, 7 команди SIM використовуються для керування виводом даних через послідовний вихід SOD. Зміна стану порту SOD можливо при SOE = 1.

16 МікропроцесорК1810 ВМ86. Структура. Призначення виводів.

однокристальний 16-разрядныймикропроцессор близько 2 млн операцій у секунду. Синхронізується тактовою частотою від 5 до 25 Мгц. Шина адреси й шина даних мультиплексированы.

Може адресувати інформацію до зовнішньої пам'яті до 1Мбайта (220байт). Область адресного простору розбита на сегменти по 64кбайта (поліпшений механізм обчислення фізичної адреси). Мікропроцесор має багаторівневу систему переривань: 256 векторів переривань.

Uп=5В, Рпот=1,7Вт, корпус 40 виводів

Структура Містить групу загальних регістрів, АЛУ, регістр прапора F і блок керування. Вісім 16-ти бітових регістрів загального призначення (РОН) . Укрупнена структурна схема МП ВМ86 (рис 1) містить дві відносно незалежні частини, операційний пристрій, що реалізує задані командою операції й пристрій шинного інтерфейсу здійснююче вибірку команд із пам'яті. Обоє пристрою можуть працювати паралельно. Це підвищує швидкодія МП.

Регістри AX, BX, CX, DX використовуються для зберігання даних. SP, BP, SI, DI для зберігання адреси інформації.

АЛУ Містить 16-і бітовий комбінаційний суматор, за допомогою якого виконуються арифметичні, логічні операції, операції зрушення й десяткової корекції.

ST5 – дублює стан прапора дозволу переривань.

– дозвіл старшого байта. Працює разом із сигналом А0, забезпечуючи механізм передачі інформації зі ШД.

– сигнал читання.

– сигнал запису.

– звертання до пам'яті або зовнішніх пристроїв.

DT/R – напрямок передачі інформації:»1» - у МП;»0» - із МП.

INTA, INTR – запит на маскируемое переривання (INTA – підтвердження переривання).

NMI – запит на немаскируемое переривання.

HOLD – запит на перехід у режим прямого доступу до пам'яті.

HLDA – підтвердження захвата шини.

– перевірочний вхід, використовується в команді WAIT для організації холостих тактів:»1» - МП виконує»0», з періодичністю 5 Т перевіряє стан цього сигналу.

– мінімальний / максимальний режими, що визначають конфігурацію обчислювальної системи. MN- обмеження обсягу пам'яті і т.д.

17 МікропроцесорК1810 ВМ86. Особливості функціонування в мінімальному й максимально режимах.

У максимальному режимі процесор застосовується в складних багатопроцесорних системах, у мінімальному – однопроцесорних.

Система в мінімальному режимі складається із процесора(ВМ86), генератора тактових імпульсів(ГФ84), шинних формувачів для підключення ШД (ВА86) і буферних регістрів (ИР82), що забезпечують фіксацію 16-розрядного (20ти) адреси.

Початкова установка й запуск здійснюється по сигналу SR(високий рівень, подавати не менш чотирьох періодів тактової частоти). Обмін інформацією відбувається по чотиритактових циклах, це дозволяє при тактовій частоті 5Гц не вводити тактове очікування при роботі зі схемами пам'яті.

У такті Т1 видається адресна інформація, разом із сигналом ALE, який стробирует занесення інформації в зовнішній регістр адреси. У такті 2 перемикається напрямок роботи каналу адреси/даних, для цього використовуються сигнали DT/R (передача/приймання) і DEN (дозвіл даних). Передача даних по каналу здійснюється в 3 і 4 тактах.

У максимальному режимі каналом управляє системний контролер ВГ88. Основною інформацією для формування командних сигналів керування контролером системної шини є код стану МП, що надходить на входи S0,S1,S2.

Сигнал ALE формується в кожному машинному циклі, використовується як для запису адреси так і для фіксації коду стану S2-S0 для розпізнавання стану останова, у також коду відомого контролера переривань у системах із програмувальним контролером переривань.
18 Мікропроцесор
К1810ВМ86. Організація пам'яті, адресний простір, сегментація .

Пам'ять мікропроцесора ВМ86 ємністю 1 Мбайт. Вона розбита на сегменти, кожний з яких складається з комірок пам'яті ємністю 64 Кбайт. Кожному сегменту програмою призначається початковий (базовий) адреса, що є адресою першого байта сегмента в просторі пам'яті. Початкові адреси чотирьох ceгментов, обраних у якості поточних, записуються в сегментні регістри CS, DS, SS і ES. Для звертання до команд і даним, що перебувають в інших сегментах, необхідно змінювати вміст ceгментных регістрів.

У сегментному регістрі зберігається 16 старших битов 20-бітової початкової адреси сегмента. Чотири молодші біти адреси ухвалюються рівними нулю й дописуються праворуч до вмісту сегментного регістру при обчисленні фізичних адрес комірок пам'яті. Тому початкові адреси сегментів завжди кратні 16. Інших обмежень на розміщення сегментів у пам'яті немає. Фізична комірка пам'яті може належати одному або декільком сегментам.

Фізична адреса комірки пам'яті представляє 20-бітове число в діапазоні 0 - FFFFF, яке однозначно визначає положення кожного байта в просторі пам'яті ємністю 1 Мбайт. На початку кожного циклу шини, пов'язаного зі звертанням до пам'яті, фізична адреса видається на шину адреси й супроводжується сигналом ALE. Тому що МП ВМ86 є 16-бітовим, те всі операції при обчисленні фізичної адреси проводяться з 16-бітовими адресними об'єктами.

Логічна адреса комірки пам'яті складається із двох 16-бітових беззнакових значень: початкової адреси сегмента й внутрішнсегментного зсуву, який визначає відстань від початку сегмента до цього гнізда.

Команди завжди вибираються з поточного сегмента коду відповідно до логічної адреси CS: IP. Стековые команди завжди звертаються до поточного сегмента стека за адресою SS:SP. Якщо при обчисленні адреси ЕА використовується регістр ВР, то обіг проводиться також до стековому сегменту. В останньому випадку принцип стека»перший прийшов - останній вийшов» ігнорується й гнізда стекового сегмента розглядаються як ОЗУ з довільною вибіркою, що забезпечує більшу гнучкість у використанні цих гнізд. Операнды, як правило, розміщаються в поточному сегменті даних, і звертання до них організує за адресою DS:EA. Однак програміст може змусити МП звернутися до змінн, що перебуває в іншому поточному сегменті.

Стік, як звичайно, організує в ОЗУ, і його положення визначається вмістом регістрів SS і SP. Регістр SS зберігає базова адреса поточного сегмента стека, а регістр SP указує на вершину стека, тобто містить зсув вершини стека в стековом сегменті. При кожному звертанні до стеку пересилається одне слово, причому вміст SP модифікується автоматично: при записі (включенні) у стек воно зменшується на два, при читанні (добуванні) зі стека - збільшується на два.

19 Формування фізичної адреси в мікропроцесоріК1810ВМ86

У сегментному регістрі зберігається 16 старших битов 20-бітової початкової адреси сегмента. Чотири молодші біти адреси ухвалюються рівними нулю й дописуються праворуч до вмісту сегментного регістру при обчисленні фізичних адрес комірок пам'яті. Тому початкові адреси сегментів завжди кратні 16. Оскільки інш обмеженн на розміщенн сегмент у пам'ят ні, сегмент мог бу сусідн (суміжн), що неперекрывающимися, частично или полностью перекрывающимися Фізична комірка пам'яті може належати одному або декільком сегментам.




Поиск по сайту:







©2015-2020 mykonspekts.ru Все права принадлежат авторам размещенных материалов.