Мои Конспекты
Главная | Обратная связь


Автомобили
Астрономия
Биология
География
Дом и сад
Другие языки
Другое
Информатика
История
Культура
Литература
Логика
Математика
Медицина
Металлургия
Механика
Образование
Охрана труда
Педагогика
Политика
Право
Психология
Религия
Риторика
Социология
Спорт
Строительство
Технология
Туризм
Физика
Философия
Финансы
Химия
Черчение
Экология
Экономика
Электроника

Фактори, що впливають на коефіцієнт корисної дії (КПД) випрямляча. 4 страница



Дешифратор станів аналізує значення вхідних сигналів SO--S2, що надходять із МП, і організує внутрішні вузли КРІ810ВБ89 (схему пріоритетного арбітражу, інтерфейс MULTIBUS і інтерфейс місцевої шини) для виконання дій по захватові й звільненню системної шини. Пристрій керування здійснює синхронізацію й керування режимами роботи арбітра шини по командах МП. Схема пріоритетного арбітражу проводить арбітраж декількох МП, що запитують керування системною шиною, і надає цю шину тому МП, який має найвищий пріоритет. Інтерфейс місцевої шини формує сигнал дозволу доступу до системної шини для таких пристроїв МП, як контролер шин, адресні засувки, шинні формувачі.

Інтерфейс MULTIBUS здійснює процедуру взаємодії арбітрів шини на інтерфейс багатопроцесорної системи й синхронізує дії по захватові системної шини відповідно до сигналу синхронізації шини.

29 функціонування мікропроцесораК1810ВМ86 у мінімальному режимі

Вхід MN/MX служить для вибору режиму функціонування, який пропонує користувачеві вибір состава вихідних керуючих сигналів у відповідності зі ступенем складності проектованої Мп-Системи. У мінімальному режимі (вивід MN/MX підключений до шини живлення), орієнтованому на малі обчислювальні системи, МП видає сигнали керування обміном з пам'яттю й зовнішніми пристроями, а також забезпечує доступ до системної магістралі по запиту прямого доступу до пам'яті, використовуючи сигнали HOLD і HLDA. Якщо вивід MN/MX підключений до шини «Земля» (загальний), то МП перебуває в максимальному режимі й може працювати в складних одне- і багатопроцесорних системах. При роботі в цьому режимі змінюються функції ряду виводів МП. Для звертання до пристроїв уведення/виводу процесор має окремі інструкції IN і OUT, результатом виконання яких є формування шинних сигналів IORD і IOWR. У циклах уведення/виводу використовують тільки молодші 16 біт шини адреси, що дозволяє адресувати до 64кбайт регістрів уведення/виводу. Адреса пристрою задається або в команді, або береться з регістру DX. Цикли звертання до портів відрізняються від циклів пам'яті використанням шини адреси. При звертанні до портів лінії адреси А16..А19 завжди містять 0, а лінії А8..А15 містять старший байт адреси, тільки при непрямій адресації через регістр DX. При обігу по безпосередній адресі лінії А8..А15 містять 0. Цикл підтвердження переривання аналогічний циклу читання порту але замість сигналу IORD, активний сигнал INTA, а стан шини адреси процесором у цей час не управляється. У такті ТІ на виходи BHE/ST7, A19...AL6/ST6...ST3 і AD15... ADO видається адреса ЗУ або ВУ й сигнал поділу ЗУ/ВУ на виходи ШЮ (101 Ж), Адреса супроводжується адресним стробом на виході STB. У такті Т2 на шини BHE/ST7, A19...A16/ST6...ST3 видається стан мікропроцесора, а шина даних при читанні переходить у стан високого вхідного опору, а при записі видає дані. Протягом такту Т3 дані ухвалюються по сигналу читання на виході RD або видаються на запис супроводжувані сигналом на виході WR. У такті Т4 обмін закінчується.

.Мінімальний режим оптимізований для малих МС із одним процесором.

У мінімальному режимі ці цикли аналогічні циклам уведення ( D-Цикли), але замість строба RD генерується строб INTA і стан адресної шини не визначене. Для максимального режиму цикл INTA ідентифікується кодом на шині S2 - SO, а генерація Inta-Строба покладає на системний контролер.

У мінімальному режимі для цих цілей використовуються вхід HOLD, що ухвалює запити доступу до шини, і вихід HLDA, що генерує сигнал підтвердження доступу. Вхід HOLD є асинхронним і опрашивается по фронту кожного тактового імпульсу.

Функціональне призначення виводів мікропроцесора ДО1810ВМ86. У мінімальному режимі ( вивід MN / MX підключений до шини живлення), орієнтованому на малі обчислювальні системи, МП видає сигнали керування обміном з пам'яттю й зовнішніми пристроями, а також забезпечує доступ до системної магістралі по запиту прямого доступу до пам'яті, використовуючи сигнали HOLD і HLDA. Якщо вивід MN / MX підключений до шини Земля ( загальний), то МП перебуває в максимальному режимі й може працювати в складних одне - і багатопроцесорних системах. При роботі в цьому режимі змінюються функції ряду виводів МП.

30 функціонування мікропроцесораК1810ВМ86 у максимальному режимі

У максимальному режимі МП мають трехстабильный вихід шини стану ST2...ST0 (мал. 2,51, 2„52)5 код на виході якої використовується для формування сигналів керування інтерфейсом і ЗУ/ВУ за допомогою зовнішнього контролера шини, і керування доступом до багатокористувацької системної шини за допомогою зовнішнього арбітра шини. Інші виводи використовуються для синхронізації роботи зі співпроцесором (QS1,0 і RQ/E1,0) і блокування доступу до системної шини (LOCK).

Робота МП при виконанні команд являє собою послідовність шинних циклів, протягом яких МП звертається до ЗУ за командами або обмінюється даними із ЗУ або ВУ. Кожний шинний цикл полягає мінімум із чотирьох тактів Т1, ..., Т4. У режимі апаратного очікування між тактами ТЗ, Т4 виконуються такти очікування TW, число яких визначаємося тривалістю зовнішнього сигналу. Шинні цикли виконуються, коли заповнюється черга команд або здійснюється обмін даними в процесі виконання команди. Якщо цикли не потрібні-, то між ними формуються холості такти Т5. Число таких тактів залежить від типу виконуваної команди. Наприклад, у команді множення байтів потрібно два шинні цикли (8 тактів) і 62...69 холостих тактів. У максимальному режимі, що управляють сигнали системної шини виробляються системним контролером по сигналах стану процесора. Усі сигнали керування ( крім ALE) активні по низькому рівню, що дає можливість роздільно управляти шиною декількома пристроями. У максимальному режимі, що управляють сигнали системної шини виробляються системним контролером по сигналах стану процесора. Усі сигнали керування ( крім ALE) активні по низькому рівню, що дає можливість роздільно управляти шиною декількома пристроями. Для звертання до пристроїв уведення/виводу процесор має окремі інструкції IN і OUT, результатом виконання яких є формування шинних сигналів IORD і IOWR. У циклах уведення/виводу використовують тільки молодші 16 біт шини адреси, що дозволяє адресувати до 64кбайт регістрів уведення/виводу. Адреса пристрою задається або в команді, або береться з регістру DX. Цикли звертання до портів відрізняються від циклів пам'яті використанням шини адреси. При звертанні до портів лінії адреси А16..А19 завжди містять 0, а лінії А8..А15 містять старший байт адреси, тільки при непрямій адресації через регістр DX. При обігу по безпосередній адресі лінії А8..А15 містять 0. Цикл підтвердження переривання аналогічний циклу читання порту але замість сигналу IORD, активний сигнал INTA, а стан шини адреси процесором у цей час не управляється. У такті Т1 на виходи BHE/ST7, A19...AL6/ST6...ST3 і AD15... ADO видається адреса ЗУ або ВУ й сигнал поділу ЗУ/ВУ на виходи ШЮ (101 Ж), Адреса супроводжується адресним стробом на виході STB. У такті Т2 на шини BHE/ST7, A19...A16/ST6...ST3 видається стан мікропроцесора, а шина даних при читанні переходить у стан високого вхідного опору, а при записі видає дані. Протягом такту Г# дані ухвалюються по сигнал в.чтенйя на виході RD або видаються на запис супроводжувані сигналом на виході WR. У такті Т4 обмін закінчується. У максимальному режимі робота шини адреси/даних МП ВМ86 еквівалентна роботі в мінімальному режимі. Як ми вже відзначали, у максимальному режимі змінюється призначення восьми керуючих сигналів, зокрема МП виробляє сигнали стану ST2 — ST0 (див. табл. 2.8), на основі яких системний контролер (СК) КР1810ВГ88 формує необхідні системні керуючі сигнали. Таким чином, МП у цьому режимі працює обов'язково разом із системним контролером,.

Код стану S2 — S0 видається по зрізу синхроімпульсу в останньому такті попереднього циклу, яким може бути такт Т4 або TI. У такті И контролер формує строб ALE і встановлює необхідний рівень сигналу на виході DT/R. У такті Т2 починається формування сигналу дозволу даних DE, який на відміну від мінімального режиму має активний високий рівень, а також наступних керуючих сигналів: RD, MRDC (читання ЗУ), IORC (читання ВУ), AMWC (випереджальний запис ЗУ), AIOWC (випереджальний запис ВУ). Для циклу запису в такті ТЗ починається виробіток сигналів MWTC (запис ЗУ), (запис ВУ). У такті Т4 цикл шини закінчується: лінії AD15 — AD0 переводяться в третій стан, установлюються сигнали S2 = S1 = S0=1 і припиняється активний стан керуючих сигналів. Необхідно відзначити, що наявність спеціалізованих сигналів читання MRDC і IORC ставить під сумнів доцільність використання загального сигналу читання RD, тим більше що останній вимагає буферизации.

Випереджальні сигнали запису, що забезпечують більш тривалий імпульс записи, потрібні для деяких типів БІС статичної пам'яті й зовнішніх пристроїв. Звичайні сигнали запису необхідні для БІС динамічної пам'яті й певних БІСА статичної пам'яті, які стро-бируют дані по початкові імпульсу записи. Випереджальні сигнали запису не гарантують установку даних по початкові імпульсу записи. Аналогічна проблема в системах із ВМ80 вирішується використанням відповідної ИС системного контролера ДО580ВК28, що виробляє звичайні сигнали запису, або ИС ДО580ВК38, що виробляє випереджальні сигнали. Подібний режим «подовженої» запису передбачений також для БІС контролера прямого доступу до пам'яті ДО580ВТ57.

У максимальному режимі виконується та ж послідовність із двох циклів INTA при підтвердженні переривання, що й у мінімальному.

31 Особливості функціонування КПП ВН 59 А

Мікросхема КР1810ВН59А - програмувальний контролер переривання (ПКП), призначений для реалізації переривань у системах із пріоритетами багатьох рівнів. Вона може застосовуватися разом з мікросхемами серій КР580 або КМ1810. Мікросхема обслуговує до восьми запитів на переривання мікропроцесора, що зробили від зовнішніх пристроїв, і дозволяє розширювати число запитів, що обслуговуються, до 64 шляхом каскадного з'єднання мікросхем ПКП.Мікросхема може працювати в декількох режимах, які встановлюються програмним шляхом. Рівні пріоритету входів запитів установлюються програмним шляхом. Пріоритети, закріплені за зовнішніми пристроями, можуть бути змінені в процесі виконання програми. Усі запити на апаратні переривання із системної шини направляються через контролер переривань ДО1810ВН59А. Цей контролер генерує запити переривань на вхід INTR мікропроцесора. Контролер може ухвалювати сигнали переривань від декількох пристроїв, призначати їм пріоритети й переривати роботу процесора.

Принцип роботи ПКП КР1810ВН59А залежить від типу використовуваного мікропроцесора. При роботі з мікропроцесором серії КР580 після одержання від нього сигналу ПКП виробляє вектор переривання, тобто початкова адреса підпрограми обслуговування того пристрою, який викликав переривання. Відбувається це в такий спосіб. При одержанні сигналу мікросхема KPI810BH59A посилає кодову комбінацію 11001101 ( тобто код команди CALL) на 8-розрядну шину даних. Код команди CALL ініціює два сигнали, які надходять на ПКП із боку мікропроцесора. Останні два сигнали дозволяють мікросхемі КР1810ВН59А видати сформований двухбайтовый адреса підпрограми на шину даних: спочатку молодші вісім розрядів адреси, потім старші вісім розрядів адреси. Так завершується видача трехбайтовой команди CALL мікросхемою KPI810BH59A на шину даних системи.

При роботі ПКП із мікропроцесором серії KP580 призначення мікросхеми провідної або відомої здійснюється подачею на вивід напруги високого або низького рівня відповідно. При роботі ПКП із мікропроцесором серії ДО1810 призначення мікросхеми провідної або відомої здійснюється програмним шляхом.

Мікросхема може виконувати наступний набір операцій:

- операції індивідуального маскирования - індивідуальне маскирование запитів, спеціальне маскирование обслужених запитів;

- операції установки статусу рівнів пріоритету - по установці вихідного стану, по обслуженому запиту, за вказівкою;

- операції кінця переривань - звичайний кінець переривання, спеціальний коней переривання, автоматичский кінець переривання;

- операції читання - читання регістру запитів, читання регістру обслужених запитів, читання регістру маски.

Мікросхема КР1810ВН59А являє собою програмувальний контролер переривань і призначена для організації переривань у системах з багаторівневими пріоритетами. Мікросхема КР1810ВН59А може працювати із МП KP580RM80A або KP1810BM86. Структурна схема, призначення основних вузлів, виконувані функції й розведення виводів мікросхеми KP18I0BH59A аналогічні мікросхемі КР580ВН59. Мікросхема КРІ810ВН59А на відміну від мікросхеми КР580ВН59 забезпечує два варіанти відповіді на сигнал INTA «Підтвердження переривання», що надходить із мікропроцесора, і два варіанти призначення мікросхеми в якості провідної або відомої.

32 Контролер ПДПК1810ВТ37.Призначення, структура

Контролер ПДП ДО1810ВТ37 використовується в складі МШС, виконаних на базі МПК ДО580, KI8I0, ДО1821, для реалізації прямого доступу до пам'яті по чотирьом незалежним каналам з позитивним або негативним збільшенням адреси зі швидкістю до 1,6 Мбайт/с. КПДП дозволяє реалізувати передачу пам'ять — пам'ять, має широкі можливості програмного керування й каскадирования. Кожний канал може виконувати до 64 До циклів ПДП і має можливість автоматичної ініціалізації, тобто повторення циклів ПДП із тими ж параметрами. Призначення виводів КПДП. CLK — вхід для підключення тактового генератора FCLK = 3 Мгц.CS — вибір кристала. CS=0 дозволяє роботу КПДП. RESET — скидання. READY — готовність. HLDA — підтвердження захвата. DREQ3-DREQ0 — входи запитів на ПДП від зовнішніх пристроїв.DB7-DB0 — двунаправленная шина даних з буфером, що мають z-co-стояння.IOR — читання; IOW — запис; ЕОР — закінчення процесу. Вхід/вихід, використовуваний для вказівки закінчення процесу передачі даних у режимі ПДП. A3 -АТ — адресні входи/виходи. Використовуються як вхідні в режимі роботи зі ЦП і для адресації до каналів і регістрам каналів КПДП. А7 -А4 — адресні виходи, на які в режимі ПДП передаються відповідні розряди адреси ОЗУ. У режимі роботи зі ЦП переходять в z-co-стояння.HRQ — вихід запиту захвата на керування системною шиною. DACK3-DACK0 — підтвердження ПДП. AEN — дозвіл адреси. AEN = 1 установлюється на час видачі восьми старших розрядів адреси ОЗУ на лінії DB7-DB0. ADSTB — строб адреси. Вихід, на якому формується імпульс (строб), що здійснює запис старших розрядів (А15 -А8) адреси ОЗУ із шин DB7-DB0 у зовнішній буферний регістр. MEMR — читання з пам'яті. MEMW — запис на згадку. Ucc — шина живлення ( + 5 В). GND — загальний.

Используется в складі МПВК для реалізації прямого доступу до пам'яті по чотирьом незалежним каналам з позитивними або негативними збільшеннями адреси. Кожний канал може виконувати до 64 До циклів ПДП і має можливість автоматичної ініціалізації, тобто повторення циклів ПДП із тими ж параметрами. Режим ПДП є самим швидкісним способом обміну, який реалізується за допомогою спеціальних апаратних засобів - контролерів ПДП без використання програмного забезпечення. Для здійснення режиму ПДП контролер повинен виконати ряд послідовних операцій: 1) прийняти запит DREQ на ПДП від ВУ; 2) сформувати запит HRQ на захвата шин для ЦП; 3) прийняти сигнал HLDA, що підтверджує цей факт після того, як ЦП увійде в стан захвата (ШД, ША, ШУ в z-стані); 4) сформувати сигнал DACK, що повідомляє ВУ про початок виконання циклів ПДП; 5) сформувати на ША адреса комірки пам'яті, призначений для обміну; 6) виробити сигнали, що забезпечують керування обміном; 7) по закінченню ПДП або повторити цикл ПДП, змінивши адресу, або припинити ПДП, знявши запити на ПДП.

Цикли ПДП виконуються з послідовно розташованими комірками пам'яті, тому контролер ПДП повинен мати лічильник адреси ОЗУ. Число циклів ПДП визначається спеціальним лічильником. Керування обміном здійснюється спеціальною логічною схемою, що формує залежно від

типу обміну пари керуючих сигналів:, (цикли читання),, (цикли запису).

З викладеного випливає, що контролер ПДП по запиту повинен побрати на себе керування системними шинами й виконувати сполучені цикли читання/виводу або записи/уведення доти, поки вміст лічильника циклів ПДП не буде дорівнює нулю.

Контролер ПДП ДО1810ВТ37 використовується в складі МШС, виконаних на базі МПК ДО580, ДО1810, ДО1821, для реалізації прямого доступу до пам'яті по чотирьом незалежним каналам з позитивним або негативним збільшенням адреси зі швидкістю до 1,6 Мбайт/с. КПДП дозволяє реалізувати передачу

пам'ять - пам'ять, має широкі можливості програмного Структурна схема МШС із контролером ПДП керування й каскадирования. Кожний канал може виконувати до 64 До циклів ПДП і має можливість автоматичної ініціалізації, тобто повторення циклів ПДП із тими ж параметрами.

33 Контролер ПДПК1810ВТ37. Функціонування.

КПДП на стадії ініціалізації є відомим пристроєм із традиційною процедурою настроювання на необхідний режим роботи. На вхід дешифратора адреси може подаватися 12-розрядна інформація, а молодші розряди А 0-А3 служать для звертання до внутрішніх регістрів контролера. Лінії , є вхідними. Запис керуючих слів здійснюється по шині даних.

При роботі в режимі ПДП контролер є ведучим. Молодший байт адреси виводиться на лінії А 0-А7, а старший - на лінії DB7-D0 з одночасною установкою сигналу AEN=1. Цей сигнал дозволяє передачу старшого байта адреси на лінії А 15-А8. Запис інформації в Рг А здійснюється сигналом ADSTB, що з'являються з деякою затримкою відносно AEN. Сигнал AEN передається також у магістраль МПУ, сповіщаючи інші пристрої, що виконується цикл ПДП.

Внутрішня організація контролера забезпечує формування тільки 16-розрядної адреси. Якщо необхідна адресація до повного адресного простору, слід установити додатковий адресуемый зовнішній 4-розрядний регістр, у який попередньо записується значення А 19-А16.

Для обміну інформацією між зовнішнім пристроєм УВВ і ОЗУ контролер формує сигнали , для керування УВВ і сигнали , для звертання до ОЗУ. Ця особливість вимагає застосування в ПБ формувача керуючих сигналів із трьома станами.

На стадії ініціалізації в КПДП записуються режимне слово, початкова адреса ОЗУ й довжина переданого масиву. Керування каналами незалежне. Зовнішній пристрій УВВ надсилає запит по входу Dreqi. Контролер формує сигнал HOLD і, одержавши сигнал підтвердження ПДП HLDA, повідомляє УВВ про початок приймання/передачі інформації сигналом Dacki. Починається обмін інформацією між УВВ і ОЗУ. Завершення обміну вказує сигнал . Він установлюється в 0, якщо вміст лічильника переданих байт КПДП буде дорівнює нулю. Цей сигнал може бути поданий на вхід контролера переривань або аналізуватися програмно МП. Вивід є двунаправленным. Якщо буде потреба зовнішній пристрій може призупинити передачу, подавши на цю лінію низький рівень.

КПДП може використовуватися не тільки для обміну інформацією із зовнішніми пристроями, але й для організації передач пам'ять-пам'ять.

Для здійснення режиму ПДП контролер повинен виконати ряд послідовних операцій:

1) прийняти запит DREQ на ПДП від ВУ;

2) сформувати запит HRQ на захвата шин для ЦП;

3) прийняти сигнал HLDA, що підтверджує цей факт після того, як ЦП увійде в стан захвата (ШД, ША, ШУ в z-стані);

4) сформувати сигнал DACK, що повідомляє ВУ про початок виконання циклів ПДП;

5) сформувати на ША адреса комірки пам'яті, призначений для обміну;

6) виробити сигнали, і,, що забезпечують керування обміном;

7) по закінченню ПДП або повторити цикл ПДП, змінивши адресу, або припинити ПДП, знявши запити на ПДП.

34 Функціонування контролера пдпК1810ВТ37 при каскадному включенні.

Режим ПДП є самим швидкісним способом обміну. У випадку каскадирования виводи HRQ і HLDA додаткової схеми підключаються до виводів DREQ і DACK основної схеми . У цьому випадку сигнали запитів на ПДП проходять через схеми пріоритетів БІС КПДП більш високого рівня. При цьому ніякі інші сигнали основної схеми у формуванні циклів ПДП не беруть участь. Інші контролери можуть бути підключені як до вільних входів запитів основної схеми, так і до входів підлеглої схеми. Контролер може бути запрограмований для обслуговування каналів з жорстко заданими пріоритетами або з їхньою циклічною зміною. При жорстко заданому пріоритеті найвищий пріоритет установлюється за каналом з меншим номером. При циклічній зміні найнижчий пріоритет привласнюється каналу після його обслуговування. Це дозволяє обслужити всі канали по черзі.

Для здійснення режиму ПДП контролер повинен виконати ряд послідовних операцій:

1) прийняти запит DREQ на ПДП від ВУ ;

2) сформувати запит HRQ для основної схеми ПДП;

3)Основна схема ухвалює запит по входу DREQ від відомої схеми

4)Сформувати запит HRQ від провідної схеми для ЦП на запит шини

5) прийняти сигнал HLDA, що підтверджує цей факт після того, як ЦП увійде в стан захвата (ШД, ША, ШУ в z-стані);

6) сформувати сигнал DACK, відповідності із заданими пріоритетами

що повідомляє відомої схем ПДП про початок виконання циклів ПДП;

7) відома схема формує сигнал DACK, що повідомляє ВУ про початок виконання циклів ПДП;

8) сформувати на ША адреса комірки пам'яті, призначений для обміну;

9) виробити сигнали , і , , що забезпечують керування обміном;

10) по закінченню ПДП або повторити цикл ПДП, змінивши адресу, або припинити ПДП, знявши запити на ПДП.

Цикли ПДП виконуються з послідовно розташованими комірками пам'яті, тому контролер ПДП повинен мати лічильник адреси ОЗУ. Число циклів ПДП визначається спеціальним лічильником. Керування обміном здійснюється спеціальною логічною схемою, що формує залежно від

типу обміну пари керуючих сигналів: , (цикли читання), , (цикли запису)

35 ТаймерК1810ВИ54. Призначення. Структура.

Програмувальний таймер (ПТ) ДО1810ВИ54 призначений для генерації времязадающих функцій, програмно-керованих тимчасових затримок з можливістю програмного контролю їх виконання. Програмувальні таймери застосовуються в МШС, виконаних на базі МПК БІС ДО580, ДО1810, ДО1821, використовуваних у завданнях керування й виміру в реальному масштабі часу з тактовою частотою до 8 Мгц. Конструктивно ці ПТ сумісні із ПТ типу ДО580ВИ53, відрізняються від них підвищеною швидкодією й розширеними функціональними можливостями.


Структурна схема ПТ (мал. 91) включає:

буфер шини даних (BD) і логічні схеми керування читанням/записом;

дешифратор DS, за допомогою якого вибирається один із трьох каналів або формується ознака завантаження керуючих слів або команд;

три ідентичні канали COUNT2 - COUNT0, що реалізують запрограмовану функцію.

Кожний канал включає:

16-розрядний буферний регістр OL, службовець для запам'ятовування й зберігання миттєвого значення лічильника РЄ, яке в будь-який час може бути записане командою Засувка або Читання стану каналу. Після виконання цих команд уміст OL може бути лічене в ЦП без зупинки подальшого рахунку в регістрі РЄ;

16-розрядний лічильник/таймер РЄ, що працює в режимі вирахування. Зміна вмісту РЄ здійснюється по зрізу сигналу CLK при GATA = 1;

16-розрядний регістр констант перерахування CR, службовець для зберігання констант перерахування. Уміст CR завантажується в РЄ для рахунку залежно від запрограмованого режиму;

8-розрядний регістр стану каналу RS, уміст якого можна зчитувати в ЦП за допомогою команди RBC - Читання стану каналу. Уміст цього регістру є словом стану каналу, формат якого представлений на мал. 95.

8-розрядний регістр керуючого слова RSW, призначений для його зберігання. Слово завантажується в RCW командою OUT з адресою, що формують на входах А0, А1 код 11. Вибір конкретного каналу здійснюється за допомогою двох старших розрядів самого керуючого слова.

Схема керуючої логіки каналу CL здійснює керування входом/виходом лічильника/таймера залежно від запрограмованого режиму.

36 ТаймерК1810ВИ54. Режими функціонування.

У таймера ДО1810ВИ54 є шість режимів роботи:

У режимі 0 - переривання від таймера – Константи з CR передаються в РЄ по першому тактовому сигналу CLK при GATA = 1. Із приходом наступних сигналів на вході CLK відбувається зменшення вмісту РЄ.

CR – це 16-розрядний регістр констант перерахування, службовець для зберігання констант перерахування,

РЄ - 16-розрядний лічильник/таймер, що працює в режимі вирахування, GATA2 - GATA0 - входи дозволу рахунку, CLK2 - CLK0 - входи тактових сигналів для керування лічильником/таймером

У режимі 1 - програмувального мультивібратора, що чекає, – на виході OUT формується сигнал низького рівня тривалістю, де - період тактових імпульсів; N - константа.

Тут характерна можливість повторення запрограмованих функцій без нового перепрограмування.

OUT2 - OUT0 – це виходи лічильника/таймера.

У режимі 2 - імпульсного генератора частоти - канал працює як дільник вхідної частоти на N. Режим 2 є режимом з автозавантаженням, тобто після закінчення циклу рахунку РЄ автоматично перезавантажується й рахунок повторюється.

Режим 3 - генератоpa імпульсів зі шпаруватістю два - аналогічний режиму 2, за тим виключенням, що на виході OUT формуються імпульси із тривалістю півперіодів, рівної при парних N; для позитивних і для негативних півперіодів при непарних N. Цей режим є режимом з автозавантаженням.

У режим 4 - одновибратора, що программно-запускаемого, - по окончании отсчета числа, загруженного в счетчик/таймер, на выходе OUT устанавливается нулевой сигнал на время одного периода Високий рівень сигналу на виході OUT установлюється відразу ж після завантаження ВУС.

Режим 5 - одновибратора, що аппаратно-запускаемого, - аналогичен режимy 4 по способу формирования сигнала на выходе OUT и режиму 1 по действию

На виході OUT установлюється сигнал нульового рівня на час одного періоду CLK після відліку завантаженої в РЄ константи. Завантаження в РЄ константи з CR здійснюється по фронту сигналу GATA.




Поиск по сайту:







©2015-2020 mykonspekts.ru Все права принадлежат авторам размещенных материалов.